月別アーカイブ: 2008年7月

デザインルール

EPM7032Sデザインルールを調べたのでまとめる。

・VCCとGNDは全て接続する
・使用していないI/OピンをPin-Out Fileでしらべると”RESERVED”になっている→何処にも接続してはならない
・入力専用ピン→使わないなら、GNDに落とす
・Jtag関連(TDO)はoutput端子→何処にも接続しない
・Jtag関連(TMS,TDI,TCK)はinput端子
・TMS,TDIはTCKの立ち上がりで読み込まれる→TCKはGND
・JTAGのステートマシーンが動作しだしても、TMS=1ならIdle状態に戻る→TMSはVCC

・グローバルクロック→そのままクロックを繋ぐ
・グローバルリセット(LOWレベルでFFをリセット)→プルアップ処理
・出力イネーブル専用ピン(Lowレベルで動作)→GND

・Jtag書き込み中の端子は50kΩでプルアップされる。

質問
・上ではJtag関連端子を処理しようとしていますが、Jtagピンを開放のまま(or TCKだけGND)にすることにより、使用上問題は発生するのでしょうか?

参照
Pin-Out File
JTAG のテクニカルガイド:http://www.xjtag.com/jp/support-jtag/jtag-technical-guide.php
アルテラ・デバイスの使用上の注意:http://www.altera.co.jp/literature/ds/dsoprq_j.pdf

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CPLD書き込み成功

080721.jpeg
CPLD周辺回路を仕上げ書き込みの確認をした。
途中でJtagの結線ミスによりツマズク。原因は、だいぶ以前に書いた結線図。
作業前に以前の作業内容のチェックが必要である。

・Quartus II Web Editionのライセンス再取得
・次は、クロック信号を使ってLED点滅をする

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